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esd对集成电路的危害到底有多大?

发布时间:2024-02-12 22:00:19

  1. 如何实现电路保护设计中的ESD保护?
  2. PCB布板时的ESD保护设计方法是什么?
  3. 求设计PCB时防范ESD的方法?

一、如何实现电路保护设计中的ESD保护?

对于电子产品而言,保护电路是为了防止电路中的关键敏感型器件受到过流、过压、过热等冲击的损害。保护电路的优劣对电子产品的质量和寿命至关重要。随着消费类电子产品需求的持续增长,更要求有强固的静电放电(esd)保护,同时还要减少不必要的电磁干扰(emi)/射频干扰(rfi)噪声。此外,消费者希望最新款的消费电子产品可以用小尺寸设备满足越来越高的下载和带宽能力。随着设备的越来越小和融入性能的不断增加,esd以及许多情况下的emi/rfi抑制已无法涵盖在驱动所需接口的新一代ic当中。 另外,先进的系统级芯片(soc)设计都是采用几何尺寸很小的工艺制造的。为了优化功能和芯片尺寸,ic设计人员一直在不断减少其设计的功能的最小尺寸。ic尺寸的缩小导致器件更容易受到esd电压的损害。过去,设计人员只要选择符合iec61000-4-2规范的一个保护产品就足够了。因此,大多数保护产品的数据表只包括符合评级要求。由于集成电路变得越来越敏感,较新的设计都有保护元件来满足标准评级,但esd冲击仍会形成过高的电压,有可能损坏ic。因此,设计人员必须选择一个或几个保护产品,不仅要符合esd脉冲要求,而且也可以将esd冲击钳位到足够低的电压,以确保ic得到保护。图1:美国静电放电协会(esda)的esd保护要求先进技术实现强大esd保护安森美半导体的esd钳位性能备受业界推崇,钳位性能可从几种方法观察和量化。使用几个标准工具即可测量独立esd保护器件或集成器件的esd钳位能力,包括esd保护功能。第一个工具是esd iec61000-4-2 esd脉冲响应截图,显示的是随时间推移的钳位电压响应,可以看出esd事件中下游器件的情形。图2:esd钳钳位截图除了esd钳位屏幕截图,另一种方法是测量传输线路脉冲(tlp)来评估esd钳位性能。由于esd事件是一个很短的瞬态脉冲,tlp可以测量电流与电压(i-v)数据,其中每个数据点都是从短方脉冲获得的。tlp i-v曲线和参数可以用来比较不同tvs器件的属性,也可用于预测电路的esd钳位性能。图3:典型tlp i-v曲线图安森美半导体提供的高速接口esd保护保护器件阵容有两种类型。第一类最容易实现,被称为传统设计保护。在这种类型设计中,信号线在器件下运行。这些器件通常是电容最低的产品。另一类是采用picoguard xs技术的产品。这种类型设计使用阻抗匹配(impedance matched)电路,可保证100 Ω的阻抗,相当于电容为零。这类设计无需并联电感,有助于最大限度地减少封装引起的esd电压尖峰。图4:传统方法与picoguard xs设计方法的对比安森美半导体的保护和滤波解决方案均基于传统硅芯片工艺技术。相比之下,其它类型的低成本无源解决方案使用的是陶瓷、铁氧体和多层压敏电阻(mlv)组合的材料。这类器件通常esd钳位性能较差。在某些情况下,传递给下游器件的能量可能比安森美半导体解决方案低一个量级。一些采用旧有技术的产品甚至可能在小量esd冲击后出现劣化并变得更糟。由于其材料性质,一些无源器件往往表现出温度的不一致性,从而降低了终端系统在标准消费温度和环境温度范围内运行的可靠性。1 �6�12 �6�13

二、PCB布板时的ESD保护设计方法是什么?

pcb设计中,对于静电的防护,一般采用隔离、增强单板静电免疫力和采用保护电路三项措施来进行设计。

对于pcb上的静电敏感元器件,在布局时要考虑其布局在远离干扰的地方,特别是离静电放电源越远越好,还有就是电气隔离,金属外壳;

增强免疫能力,在面积允许的情况下,可以在pcb板周围设计接地防护环,可以参考compactpci规范。大面积地层、电源层,对于信号层,一定要紧靠电源或者地层,保证信号回路最短,对于干扰源高频电路等,可以局部屏蔽或者单板整体屏蔽,在电源、地脚附近加不同频率的滤波电容,集成电路的电源和地之间加去耦电容,信号线上有选择的加一些容值合适的电容或者串联阻值合适的电阻。

在pcb中使用电压瞬变抑制器tvs或者transzorb二极管都是很好的设计。

对于解决eds,要从系统的角度考虑问题,可以参考下 清华大学的《pcb电磁兼容技术设计实践》一书,希望对你有所帮助。

三、求设计PCB时防范ESD的方法?

在各输入输出口加隔离保护或者加esd芯片。或者加瞬变抑制管也行。